能動的バイアスを用いた低電力消費クォーツ発振器

专利摘要:
クォーツ発振器回路は、能動的分岐を形成するように供給電圧源の２つの端子の間で電流源（４）と直列に実装された２つの相補するＰＭＯＳ及びＮＭＯＳトランジスタ（Ｐ１、Ｎ１）を備えるインバータを含む。ＰＭＯＳトランジスタ（Ｐ１）のソース端子は電流源に接続され、もう一方のＮＭＯＳトランジスタ（Ｎ１）のソース端子は接地端子に接続される。これらのトランジスタのドレイン端子は、出力においてクォーツ（３）の第１の電極（ＸＯＵＴ）に接続され、これらのトランジスタのゲート端子は、入力においてクォーツの第２の電極（ＸＩＮ）に接続される。第１の位相シフト・コンデンサ（Ｃ１）は、クォーツの第１の電極に接続され、第２のコンデンサ（Ｃ２）は、クォーツの第２の電極に接続される。発振器回路は、インバータ・トランジスタのドレイン端子とゲート端子との間に配列された能動的バイアス手段（２）を含む。これらのバイアス手段は、クォーツ内で振動を発生させるための能動的分岐の相互コンダクタンスを損なわないように十分に高いインピーダンス値を有するフォロワ実装演算相互コンダクタンス増幅器とすることができる。
公开号:JP2011507427A
申请号:JP2010538551
申请日:2008-12-04
公开日:2011-03-03
发明作者:カサグランデ，アーノード
申请人:ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド；
IPC主号:H03B5-36

专利说明:

[0001] 本発明は、特に時計用途に向けた能動的バイアスを用いた低電力消費クォーツ発振器回路に関する。]
背景技術

[0002] 発振器回路は、供給電圧源の２つの端子間にある電流源と直列に装着されて能動的分岐を定める２つの相補ＭＯＳトランジスタで形成されたインバータを含むことができる。ＭＯＳトランジスタのうちの一方の１つのソース端子が電流源に接続され、もう一方のトランジスタの１つのソース端子が、供給電圧源の端子のうちの１つに接続される。ＮＭＯＳ及びＰＭＯＳトランジスタのドレイン端子は、出力においてクォーツの第１の電極に接続され、このトランジスタのゲート端子は、入力においてクォーツの第２の電極に接続される。通常、クォーツの第１の電極には第１の位相シフト・コンデンサが接続され、クォーツの第２の電極には第２の加減コンデンサが接続される。]
[0003] この種の発振器回路は、スイス特許第６２３ ４５０号による最新技術において開示されており、この技術はまた、インバータ・トランジスタのゲートとドレインとの間に配列されたバイアス抵抗器を提示している。この組立体は、クォーツ内に電圧振動を生成し、クォーツの第１の出力電極によって決定される周波数の振動信号を発生させる。]
[0004] 発振器の能動的分岐の電流を低減することによって低電力消費発振器回路を構築するためには、バイアス抵抗が高い値を有さなければならない。クォーツ振動を持続するために、この高い値のバイアス抵抗は、インバータによって発生する必要な負の抵抗、及びインバータを通過する電流を破壊しないように選ばなければならない。この種の低電力消費発振器回路がシリコン基板に集積される場合には、高い値の抵抗器が集積回路内でかなりの空間を占有するので、この抵抗器を用いるとことは問題となる可能性がある。従って、このことは、この種の低電力消費発振器回路の欠点である。]
[0005] クォーツ振動の振幅はまた、調整ユニットによって制御される適応性電流源によって維持することができる。この種の調整ユニットの１つの実施形態は、例えば、第十回Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｈｒｏｎｏｍｅｔｒｙ Ｃｏｎｇｒｅｓｓ（国際時計技術会議）会報、ジュネーブ、１９７９年９月、第３巻、１３１ページから１４０ページで公開された、Ｅｒｉｃ Ａ． Ｖｉｔｔｏｚによる「Ｑｕａｒｔｚ ｏｓｃｉｌｌａｔｏｒｓ ｆｏｒ ｗａｔｃｈｅｓ（腕時計用クォーツ発振器）」という名称の論文に開示されている。]
[0006] ＩＥＥＥ半導体回路ジャーナル、ＩＥＥＥサービスセンター、米国ニュージャージー州ピスカタウェイ、１９８８年６月１日、第２３巻第３号において公開されたＥｒｉｃ Ａ． Ｖｉｔｔｏｚによる「Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ｃｒｙｓｔａｌ ｏｓｃｉｌｌａｔｏｒ ｃｉｒｃｕｉｔｓ： Ｔｈｅｏｒｙ ａｎｄ ａｐｐｌｉｃａｔｉｏｎ」という名称の論文では、発振器回路の能動的分岐内のＭＯＳトランジスタＭ１のドレイン端子とゲート端子との間に、能動的バイアス手段である擬似抵抗器を配列することが提示されている。この論文の図１１に示しているように、この擬似抵抗器は、ドレイン端子及びソース端子がＭＯＳトランジスタＭ１のドレイン端子及びゲート端子にそれぞれ接続されたＭＯＳトランジスタＭ１７を用いて構築される。擬似抵抗器トランジスタのゲート端子は、供給電圧源の２つの供給端子の間の電流源Ｍ１０と直列にダイオード状に実装された２つのＭＯＳトランジスタＭ１９及びＭ１５によってバイアスされる。]
[0007] この論文の図１１に示されているこの配列の欠点は、電流源Ｍ１０によって供給されるバイアス電流が、ダイオード状に実装された２つのトランジスタを通じて失われる点である。このバイアス電流は、ダイオード状に実装された上記のトランジスタの所定の電位を定義するためにのみ用いられ、発振器の能動的分岐内の動作には寄与しない。]
[0008] スイス特許第６８９ ０８８号では、能動的バイアス手段が、発振器回路の能動的分岐内でＭＯＳトランジスタのドレイン端子とゲート端子との間の電圧フォロワとして実装された演算相互コンダクタンス増幅器である、と言う発振器回路が説明されている。２つのコンデンサＣ１、Ｃ２は各々、クォーツ端子Ｋと接地とにそれぞれ接続され、補償コンデンサＣＫは、増幅器の出力とクォーツの一方の端子との間に接続される。上記のコンデンサＣ１、Ｃ２は、増幅器を安定化するために大きい容量値を有し、これは、このことによって小さいサイズの発振器回路が構築不能になるので欠点となる]
[0009] スイス特許ＣＨ第６２３ ４５０号広報
スイス特許ＣＨ第６８９ ０８８号広報]
先行技術

[0010] Ｅｒｉｃ Ａ． Ｖｉｔｔｏｚ著「Ｑｕａｒｔｚ ｏｓｃｉｌｌａｔｏｒｓ ｆｏｒ ｗａｔｃｈｅｓ（腕時計に向けたクォーツ発振器）」、第十回Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｈｒｏｎｏｍｅｔｒｙ Ｃｏｎｇｒｅｓｓ（国際時計技術会議）会報、ジュネーブ、１９７９年９月、第３巻、１３１ページから１４０ページ
Ｅｒｉｃ Ａ． Ｖｉｔｔｏｚ著「Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ｃｒｙｓｔａｌ ｏｓｃｉｌｌａｔｏｒ ｃｉｒｃｕｉｔｓ： Ｔｈｅｏｒｙ ａｎｄ ａｐｐｌｉｃａｔｉｏｎ」、ＩＥＥＥ固体回路ジャーナル、ＩＥＥＥサービス・センター、米国ニュージャージー州ピスカタウェイ、１９８８年６月１日、第２３巻第３号]
発明が解決しようとする課題

[0011] 従って、本発明の目的は、能動的バイアスを有し、集積化が容易であり、更にクォーツ振動を損なうことなく高いバイアス・インピーダンスを保証する低電力消費クォーツ発振器回路を実現することによって、現行技術の欠点を解決することである。]
課題を解決するための手段

[0012] 従って、本発明は、独立請求項１に定義する特徴を含む前述のクォーツ発振器回路に関する。]
[0013] クォーツ発振器回路の特定の実施形態を従属請求項２から従属請求項６に定義する。]
[0014] 本発明による発振器回路の１つの利点は、当該発振器回路が、インバータ・トランジスタのゲート端子とドレイン端子との間に部分的に配列された高インピーダンスを有する能動的バイアス手段を含むことである。これらのバイアス手段は、集積化が容易な単純な電子構成要素で構築することができる。発振器回路が起動されると、能動的バイアス手段は、クォーツ内に振動を発生させるために、最初にインバータのＭＯＳトランジスタのゲートをバイアスする。振動が安定化すると、クォーツと並列に負の抵抗を発生させる能動的分岐の有効な相互コンダクタンスは、バイアス手段の高インピーダンスによって上記の振動が損なわれることなくクォーツ振動を維持するのに極めて重要である。従って、クォーツ振動を維持するために、能動的分岐の全体の相互コンダクタンスは、バイアス・インピーダンスを完全に補償する。]
[0015] バイアス手段において電圧フォロワとして構成された演算相互コンダクタンス増幅器を用いる１つの利点は、この増幅器が、非常に高いインピーダンスで発振器回路の発振器部分を能動的にバイアスすることである。このフォロワは、クォーツ内で振動が発生する時に出力電流を供給する。更にこの発振器はピアース構成でクォーツを備えるので、ミラー構成で実装されたクォーツ寄生コンデンサは、この目的で発振器回路内にその他のコンデンサを含める必要なしに増幅器を完全に安定化する。]
[0016] この発振器回路の１つの利点は、発振器回路が、能動的バイアス手段として擬似抵抗器を含むことができる点である。この擬似抵抗器は、ソース端子がインバータ・トランジスタのゲート端子に接続され、ドレイン端子がインバータ・トランジスタのドレイン端子に接続されたＮＭＯＳトランジスタを用いて構築することができる。この擬似抵抗器は、そのゲート端子において、ソース端子がインバータ・トランジスタのドレイン端子に接続されたもう１つのＮＭＯＳトランジスタのドレイン端子及びゲート端子に同様に接続されたもう１つの小さい値の電流源によってバイアスされる。振動段階では、この電流源からの低電流は、インバータのＮＭＯＳトランジスタ内の能動的分岐のバイアス電流源によって供給される電流に付加される。]
[0017] 能動的分岐のバイアス電流、及びバイアス手段の低供給電流は、有利には、第１のクォーツ電極において検出される振幅レベルに基づいて調整ユニットで適合することができる。]
[0018] クォーツ発振器回路の目的、利点、及び特徴は、図面によって例示される非限定的な実施例を参照しながら以下の説明においてより明らかになるであろう。]
図面の簡単な説明

[0019] 本発明によるクォーツ発振器回路の発振器部分の第１の簡略化した実施形態の図である。
本発明によるクォーツ発振器回路において、図１のバイアス手段として用いられる増幅器のある実施形態の図である。
本発明によるクォーツ発振器回路の発振器部分の第２の簡略化した実施形態の図である。
本発明によるクォーツ発振器回路の発振器部分のバイアス電流を調整するためにユニットの図である。
本発明によるクォーツ発振器回路において検出された振動振幅の関数としての、発振器部分のバイアス電流のグラフである。] 図１
実施例

[0020] 以下の説明では、当業者に公知のクォーツ発振器回路のあらゆる要素については、簡易的にしか説明しない。特に時計用途にクロック信号を供給できるクォーツ発振器回路について言及する。]
[0021] 図１は、クォーツ発振器回路の発振器部分１の第１の実施形態を示している。発振器回路のこの発振器部分１は、連続供給電圧源（図示せず）の正端子ＶＤＤと接地端子との間にある電流源４と直列に実装された２つの相補ＭＯＳトランジスタＮ１及びＰ１を備えるインバータを含む。インバータと電流源とのこの直列配列は、発振器の能動的分岐を定める。] 図１
[0022] 第１のＰＭＯＳトランジスタＰ１のソース端子は電流源４に接続され、電流源４は、電圧源の正の端子ＶＤＤに接続される。第２のＮＭＯＳトランジスタＮ１のソース端子は、電圧供給源の接地端子に接続される。２つのトランジスタＰ１及びＮ１のドレイン端子は、両方ともクォーツ３の第１の電極に接続され、発振器回路の出力端子ＸＯＵＴを形成する。但し、２つのトランジスタＰ１及びＮ１のゲート端子は、両方とも入力においてクォーツ３の第２の電極に接続され、入力端子ＸＩＮを形成する。この入力端子ＸＩＮは、調整ユニットによって振動振幅を検出するのに用いられ、これについては図４を参照しながら下記に説明する。] 図４
[0023] インバータの第１のＰＭＯＳトランジスタＰ１のソース端子と接地端子との間には、適切な値を有するフィルタ・コンデンサＣｆが接続される。このフィルタ・コンデンサは、高インピーダンスである電流源４における振動電圧をフィルタリングすることができる。第１のトランジスタＰ１のソース端子を設定するこのコンデンサによって、接地端子に直接接続されたソース端子を有する第２のＮＭＯＳトランジスタＮ１と同じように第１のトランジスタが作動状態になる。これらの２つのトランジスタＮ１及びＰ１は、能動的分岐において組み合わせで機能し、電流源４によって明確に定義された電流によりクォーツ３における振動を維持する。]
[0024] 発振器は、クォーツ３の第１の電極ＸＯＵＴと接地との間に接続された第１の位相シフト・コンデンサＣ１、及び第２のクォーツ電極ＸＩＮと接地との間に接続された第２の加減コンデンサＣ２を有するピアース型のものである。このクォーツ又はクォーツ共振器３は、直列に実装された要素（図示せず）、すなわち、インダクタンス、抵抗器、及び別のコンデンサと並列な寄生コンデンサＣＱ（図１に点線で示す）を備える。この寄生コンデンサは、３２．７６８ｋＨｚ程度の周波数で振動することができる時計のォーツにおける１から１．５ｐＦに近い値を有することができる。] 図１
[0025] このクォーツ発振器は、低電力消費で動作することを意図したものであるので、能動的分岐のバイアス電流ＩＯＵＴは、例えば３０ｎＡ又はそれ未満程度の低い値を有する。このことは、極めて低い電流において重要な能動的分岐における相互コンダクタンスｇｍを導く。従って、インバータの相補ＭＯＳトランジスタＰ１及びＮ１のゲート端子とドレイン端子との間に可能な最大のインピーダンスを有するバイアス手段を設けなければならない。このインピーダンスは、クォーツ振動が確実に持続されるよう能動的分岐の有効な相互コンダクタンスを損なわないように十分高く（例えば、１００ＭΩ又はそれよりも高い程度）にしなくてはならない。]
[0026] 第１の実施形態における能動的バイアス手段は、電圧フォロワとして実装された演算相互コンダクタンス増幅器２（ＯＴＡ）である。この増幅器の正の入力端子は、第１のＰＭＯＳトランジスタＰ１及び第２のＮＭＯＳトランジスタＮ１のドレイン端子、並びにクォーツ３の第１の電極ＸＯＵＴに接続される。負の入力端子は、増幅器の出力端子、トランジスタＰ１及びＮ１のゲート端子、並びにクォーツ３の第２の電極ＸＩＮに接続される。]
[0027] 上記に示したように、能動的バイアス手段のインピーダンスは、主にクォーツが占める電力消費に対して十分に高くなくてはならない。これにより、クォーツ振動の持続が保証される。振動が安定化すると、電圧フォロワとして実装されたＯＴＡ増幅器の連続入力電圧と連続出力電圧とは等しい。その結果、出力電極ＸＯＵＴ両端の振動信号は、入力電極ＸＩＮの両端の振動信号から１８０°位相シフトされる。]
[0028] この種の演算相互コンダクタンス増幅器２が用いられる場合には、遮断周波数は、クォーツ３の振動周波数よりも低くなければならない。しかしながら時計用クォーツによる３２ｋＨｚ程度の周波数における振動の場合には、トランジスタＰ１及びＮ１のドレイン端子とゲート端子との間のＯＴＡ増幅器２の電圧フォロワ構成は、不安定性を招く恐れがある。従って、例えば３ｎＡ又はそれ未満程度の低電流によって給電されるこの種のＯＴＡ増幅器２は、望ましくない寄生周波数において振動を発生させる恐れがある。]
[0029] しかしながらクォーツ３は寄生コンデンサＣＱを含むので、フォロワ構成のＯＴＡ増幅器２と並列にこのコンデンサをミラー構成で配置することによって、この配列は完全に安定化する。ミラー構成では、寄生コンデンサの容量値は、能動的分岐出力における有効ループの非常に高い利得によって増倍される。当然ながらこれは、寄生コンデンサと並列構成にあるフォロワ構成におけるＯＴＡ増幅器２の遮断周波数が十分な位相マージンを伴って大幅に低下し、従って、ＯＴＡフォロワが完全に安定化することを意味する。この安定化の理由から、増幅器を安定化するために他のコンデンサを用いる必要がなく、このことは、このＯＴＡフォロワのクォーツ／能動的バイアス手段の組み合わせの大きな利点である。]
[0030] 発振器回路のための能動的バイアス手段として用いられるこの種の演算相互コンダクタンス増幅器ＯＴＡの１つの実施形態を図２に示す。この増幅器は、最初に、差動ＰＭＯＳトランジスタ対Ｐ１１及びＰ１２を含み、各トランジスタのソース端子が供給電圧端子の正の端子ＶＤＤに接続された電流源５に接続される。第１のＰＭＯＳ入力トランジスタＰ１１のゲート端子は、増幅器の負の入力端子ＩＮ−を形成し、第２のＰＭＯＳ入力トランジスタＰ１２のゲート端子は、増幅器の正の入力端子ＩＮ＋を形成する。] 図２
[0031] 第１の入力トランジスタＰ１１のドレイン端子は、第１のＮＭＯＳ電流ミラーの第１のＮＭＯＳトランジスタＮ１１のドレイン端子及びゲート端子に接続される。この第１のトランジスタＮ１１のゲート端子は、第１のＮＭＯＳ電流ミラーの同等の第２のＮＭＯＳトランジスタＮ１２のゲート端子に接続される。第１及び第２のトランジスタＮ１１及びＮ１２のソース端子は接地端子に接続される。第１のＮＭＯＳトランジスタＮ１１は、そこを通過する電流を第２のＮＭＯＳトランジスタＮ１２内にミラーリングするように配列される。]
[0032] 第１のＮＭＯＳ電流ミラーの第２のＮＭＯＳトランジスタＮ１２のドレイン端子は、ＰＭＯＳ電流ミラーの第１のＰＭＯＳトランジスタＰ１３のドレイン端子及びゲート端子に接続される。この第１のＰＭＯＳトランジスタＰ１３のゲート端子は、ＰＭＯＳ電流ミラーの同等の第２のＰＭＯＳトランジスタＰ１４のゲート端子に接続される。ＰＭＯＳ電流ミラーの第１及び第２のトランジスタＰ１３、Ｐ１４のソース端子は、供給電圧源の正の端子ＶＤＤに接続される。第１のＰＭＯＳトランジスタＰ１３は、第２のＮＭＯＳトランジスタＮ１２から発してそこを通過する電流を第２のＰＭＯＳトランジスタＰ１４内にミラーリングするように配列され、第２のＰＭＯＳトランジスタＰ１４のドレイン端子は増幅器の出力端子ＯＵＴに接続される。]
[0033] 第２の入力トランジスタＰ１２のドレイン端子は、第２のＮＭＯＳ電流ミラーの第１のＮＭＯＳトランジスタＮ１３のドレイン端子及びゲート端子に接続される。この第１のトランジスタＮ１３のゲート端子は、第２のＮＭＯＳ電流ミラーの同等の第２のＮＭＯＳトランジスタＮ１４のゲート端子に接続される。第１の第２のトランジスタＮ１３、Ｎ１４のソース端子は、接地端子に接続される。第１のＮＭＯＳトランジスタＮ１３は、そこを通過する電流を第２のＮＭＯＳトランジスタＮ１４内にミラーリングするように配列される。トランジスタＮ１４のドレイン端子は、トランジスタＰ１４のドレイン端子、及び増幅器の出力端子ＯＵＴに直接接続される。]
[0034] 第１の入力トランジスタＰ１１の負の入力端子ＩＮ−が、第２の入力トランジスタＰ１２の正の入力端子ＩＮ＋をバイアスする電圧よりも低い電圧によってバイアスされる場合には、電流源５からの電流は、主に第１のトランジスタＰ１１のソース端子とドレイン端子との間を通過する。その結果、この電流は、増幅器の電流出力ＯＵＴを上昇させるために第１のＮＭＯＳミラー及びＰＭＯＳミラーによってミラーリングされる。逆に、負の入力端子ＩＮ−が、正の入力端子ＩＮ＋をバイアスする電圧よりも高い電圧によってバイアスされる反対の場合には、電流源５からの電流は、主に第２のトランジスタＰ１２のソース端子とドレイン端子との間を通過する。従って、第２のＮＭＯＳ電流ミラーによってミラーリングされる電流は、増幅器の電流出力ＯＵＴを低下させる。]
[0035] 演算相互コンダクタンス増幅器の電流消費量は比較的低い。平均消費量は、電流源５からの電流値Ｉ０の２倍程度のものであり、３ｎＡ又はそれ未満程度のものとすることができる。電流源５からの電流は、図４を参照しながら下記に説明する調整ユニットを用いてクォーツ内で検出された振動振幅に従って調節することもできる。電流源は、この調整ユニット内で構築される。] 図４
[0036] 図３は、クォーツ発振器回路の発振器部分１の第２の実施形態を示している。図１を参照しながら上記に説明した発振器回路におけるものと同じ要素は同じ参照番号を有する点に留意されたい。このことから、図３では、簡略化の目的でこれらの要素の説明を繰り返し行わないことにする。] 図１ 図３
[0037] この第２の実施形態の本質的な相違点は、インバータの相補ＭＯＳトランジスタＰ１及びＮ１のドレイン端子とゲート端子との間に部分的に配列された能動的バイアス手段に関連する。これらの能動的バイアス手段は、基本的に、ＮＭＯＳトランジスタＮ７を用いて構築された擬似抵抗器を含む。トランジスタＮ７のソース端子は、インバータのトランジスタＰ１及びＮ１のゲート端子に接続され、トランジスタＮ７のドレイン端子は、インバータのトランジスタＰ１、Ｎ１のドレイン端子に接続される。]
[0038] 擬似抵抗器トランジスタＮ７のゲート端子は、調整ユニット内で構築される電流源５から電流Ｉ０を受け取るために、ＮＭＯＳバイアス・トランジスタＮ８のドレイン端子及びゲート端子に接続される。この電流源５は、図示しない供給電圧源の正の端子ＶＤＤに接続される。ＮＭＯＳトランジスタＮ８のソース端子は、インバータのトランジスタＰ１、Ｎ１のドレイン端子に接続される。振動段階では、電流源５からの低電流Ｉ０は、能動的分岐のバイアス電流源４によってインバータのＮＭＯＳトランジスタＮ１内に供給される電流ＩＯＵＴに付加される。]
[0039] 擬似抵抗器Ｎ７を有するこの第２の実施形態は、クォーツ３に対して第１の実施形態のような高い振動振幅を供給することができない。このことは擬似抵抗器Ｎ７のインピーダンスに起因し、該インピーダンスは、振動段階において第２の電極ＸＩＮの両端の電圧レベルが、第１の電極ＸＯＵＴの両端の電圧レベルと比較して過度に大きい値だけ降下した場合に降下し、能動的分岐の有効な相互コンダクタンスを損なう。]
[0040] 図４は、クォーツ発振器回路の発振器部分のバイアス電流を調整するためのユニット１０を示している。この調整ユニットは、振動振幅を検出するために、検出コンデンサＣｄを通じてクォーツの第２の入力電極ＸＩＮに接続される。この検出コンデンサは、例えば０．５ｐＦ程度の低い容量値を有する。] 図４
[0041] 調整ユニット１０は、主に、ＮＭＯＳ電流ミラーに接続されて少なくとも１つの絶対温度比例電流源（ＰＴＡＴ）を構築するＰＭＯＳ電流ミラーを含む。この電流源は、コンデンサＣｄを通じて検出されたクォーツの両端の振動振幅レベルに従って適応できなければならない。]
[0042] この調節を行うために、ＮＭＯＳミラーは、符号１で示している第１の単一ＮＭＯＳトランジスタＮ３を備える。トランジスタＮ３のソース端子は、接地端子に接続される。トランジスタＮ３のゲート端子は、検出コンデンサＣｄに接続される。この第１の単一トランジスタＮ３のドレイン端子とゲート端子とは、ＮＭＯＳトランジスタＮ４によってそのドレイン端子とソース端子との間に形成された第１の擬似抵抗器を通じて互いに接続される。擬似抵抗器のインピーダンスは高い値を有するが、第１のトランジスタＮ３のドレイン端子とゲート端子との間において電圧格差が０Ｖに近いことを確実にする。]
[0043] 第１の単一ＮＭＯＳトランジスタＮ３のドレイン端子は、ＮＭＯＳトランジスタＮ６によってそのドレイン端子とソース端子との間に形成された第２の擬似抵抗器を通じてＮＭＯＳ電流ミラーの第２のＮＭＯＳトランジスタＮ２のゲート端子に接続される。第２の擬似抵抗器のインピーダンスも同様に高い値を有する。第２のＮＭＯＳトランジスタＮ２の寸法は、第１の単一ＮＭＯＳトランジスタＮ３の寸法よりもｎ倍大きい、すなわち、第２のトランジスタＮ２のゲート幅は、第１のトランジスタＮ３のゲート幅よりもｎ倍大きいとすることができる。整数ｎは、例えば４に等しいものとすることができる。第２のＮＭＯＳトランジスタＮ２のソース端子は、例えば１ＭΩ程度の抵抗器Ｒｎを通じて接地端子に接続される。この接続は、ＰＭＯＳ電流ミラーと組み合わせることによって２つのＮＭＯＳトランジスタＮ３及びＮ２を通過する電流の値を定義し、ＰＴＡＴ電流源を構築する。]
[0044] 第１のＮＭＯＳトランジスタＮ３のドレイン端子と接地端子との間に接続された第１の安定化コンデンサＣ３、及び第２のＮＭＯＳトランジスタＮ２のゲート端子と接地端子との間に接続された第２の安定化コンデンサＣ４を設けることができる。これらのコンデンサＣ３、Ｃ４の各々は、例えば５ｐＦ程度の容量値を有することができる。]
[0045] 第２のＮＭＯＳトランジスタＮ２は、ＰＭＯＳ電流ミラーを制御する。第２のトランジスタＮ２のドレイン端子は、第１のＰＭＯＳトランジスタＰ２のドレイン端子及びゲート端子に直接接続され、第１のＰＭＯＳトランジスタＰ２のソース端子は、供給電圧源の正の端子ＶＤＤに接続される。第１のトランジスタＰ２と同等のサイズを有する、ＰＭＯＳ電流ミラーの第２のＰＭＯＳトランジスタＰ３のゲート端子は、第１のＰＭＯＳトランジスタＰ２のゲート端子に接続される。この第２のトランジスタＰ３のソース端子は正の端子ＶＤＤに接続され、このトランジスタＰ３のドレイン端子は、第１のＮＭＯＳトランジスタＮ３のドレイン端子に直接接続され、ＰＴＡＴ定義電流発生ループを閉じる。]
[0046] ＰＭＯＳ電流ミラーの第３のＰＭＯＳトランジスタＰ５は、ＮＭＯＳトランジスタＮ４及びＮ６によって形成された擬似抵抗器をバイアスする。このバイアスを行うために、ＰＭＯＳトランジスタＰ５のドレイン端子は、トランジスタＮ４及びＮ６のゲート端子に接続される。この第３のＰＭＯＳトランジスタＰ５のソース端子は、供給電圧源の正の端子ＶＤＤに接続され、このトランジスタＰ５のゲート端子は、トランジスタＰ２及びＰ３のゲート端子に接続される。]
[0047] この第３のＰＭＯＳトランジスタＰ５は、第１及び第２のＰＭＯＳトランジスタＰ２及びＰ３よりも小さい。符号１を有するトランジスタＰ５は、トランジスタＰ２及びＰ３よりも１０倍小さいものとすることができる。その結果、第３のＰＭＯＳトランジスタＰ５内にミラーリングされる電流は、第１及び第２のトランジスタＰ２及びＰ３を通過する電流よりも１０倍小さい。従って、各トランジスタＰ２及びＰ３の電流が３０ｎＡ又はそれ未満程度のものである場合には、第３のトランジスタＰ５の電流は３ｎＡ又はそれ未満程度のものとすることができる。]
[0048] 第３のＰＭＯＳトランジスタＰ５のドレイン端子はまた、能動的分岐内のトランジスタＰ３及びＮ３のドレイン端子に接続されたソース端子を有するバイアスＮＭＯＳトランジスタＮ５のドレイン端子及びゲート端子に接続される。この第３のＰＭＯＳトランジスタＰ５内にミラーリングされた電流は、主に、バイアス・トランジスタＮ５のドレイン端子とソース端子との間を通過することになり、トランジスタＰ３及びＮ３によって形成された能動的分岐内に導入される。上記のことから、ＮＭＯＳトランジスタＮ３を通過する電流は、ＰＭＯＳトランジスタＰ３及びＰＭＯＳトランジスタＰ５からの電流を含む。]
[0049] トランジスタＮ４及びＮ６によって形成された擬似抵抗器、並びにバイアスＮＭＯＳトランジスタＮ５の配列は、トランジスタを等しいゲート−ソース電圧を有するように良好に整合可能にする。トランジスタの各々のゲート電位は等しく、従って、明確に定義される。]
[0050] ＰＭＯＳ電流ミラーの第４のＰＭＯＳトランジスタＰ４は、そのドレイン端子を通じて発振器回路の発振器部分の能動的分岐のバイアス電流ＩＯＵＴを供給する。トランジスタＰ４のゲート端子は、トランジスタＰ２及びＰ３のゲート端子に接続され、このトランジスタＰ４のソース端子は、供給電圧源の正の端子ＶＤＤに接続される。この第４のトランジスタＰ４は、第１及び第２のＰＭＯＳトランジスタＰ２及びＰ３と同等の、符号１０によって定義されるサイズを有する。]
[0051] ＰＭＯＳ電流ミラーの第５のＰＭＯＳトランジスタＰ６は、そのドレイン端子を通じて、ＯＴＡフォロワとすることができるか又は擬似抵抗器を含むことができるバイアス手段にバイアス電流Ｉ０を供給する。トランジスタＰ６のゲート端子は、トランジスタＰ２、Ｐ３、及びＰ４のゲート端子に接続され、このトランジスタＰ６のソース端子は、供給電圧源の正の端子ＶＤＤに接続される。第５のトランジスタＰ６は、例えば、ＰＭＯＳトランジスタＰ２、Ｐ３、及びＰ４よりも１０倍小さい、第３のＰＭＯＳトランジスタＰ５と同等のサイズを有することができ、バイアス電流Ｉ０を供給する。このバイアス電流Ｉ０の値は、発振器部分の能動的分岐のバイアス電流よりも１０倍小さいものとすることができる。]
[0052] 当然ながらＰＭＯＳトランジスタＰ６のサイズは、インバータの能動的分岐の電流ＩＯＵＴと比較してバイアス電流Ｉ０を更に低下させるために、トランジスタＰ２、Ｐ３、Ｐ４のサイズよりも１０倍小さいものとして選ぶことができる。]
[0053] 図５のグラフから概略的にわかるように、発振器部分の能動的分岐のバイアス電流ＩＯＵＴの値は、クォーツ入力において検出される端子ＸＩＮの両端の振動振幅が増大すればする程より減少しなければならない。] 図５
[0054] 図５の曲線ａは、調整ユニットの出力電流ＩＯＵＴと比較した測定振動振幅ＸＩＮの伝達関数を表している。曲線ｂは、電極ＸＩＮの両端の振動振幅と比較した発振器部分の電流の伝達関数を表している。振動が安定化すると、曲線ａと曲線ｂとの交点は、点ｃにおける最適値を意味し、この点ではバイアス電流ＩＯＵＴの値は、ＸＩＮにおいて安定化した振動振幅に対して調節される。] 図５
[0055] 上記に説明したクォーツ発振器回路は、有利には、クォーツ３を除き、０．１８μｍＣＭＯＳ技術で正常にＰドープされたシリコン基板内に集積形態で構築することができる。これによって、能動的バイアスを有する低電力消費発振器回路が実現される。]
[0056] 上記に提示した説明から、当業者であれば、請求項によって定義される本発明の範囲から逸脱することなく、クォーツ発振器回路の幾つかの変形形態を考案することができる。発振器部分の構成要素は、供給電圧源の正の端子と接地端子との間で逆に実装することができる。従って、バイアス電流源は、インバータのＮＭＯＳトランジスタのソース端子と接地端子との間に接続することができ、ＰＭＯＳトランジスタのソース端子は正の端子に接続される。かかる場合には、調整ユニットは、発振器部分に対してバイアス電流を逆に発生させるように構成しなければならない。]
[0057] ２相互コンダクタンス増幅器； ３クォーツ； ４電流源；
Ｐ１、Ｎ１ 相補ＭＯＳトランジスタ； ＶＤＤ供給電圧源の正の端子；
Ｃｆフィルタ・コンデンサ； ＣＱ寄生コンデンサ； Ｃ１位相シフト・コンデンサ
Ｃ２加減コンデンサ； ＸＩＮ発振器回路の入力端子；
ＸＯＵＴ発振器回路の出力端子。]

权利要求:

請求項1
供給電圧源の２つの端子の間で第１の電流源（４）と直列に実装されて能動的分岐を形成する２つの相補ＭＯＳトランジスタ（Ｐ１、Ｎ１）を含むインバータを備える時計クォーツ発振器回路において、第１のＭＯＳトランジスタ（Ｐ１）のソース端子が前記第１の電流源に接続され、第２のＭＯＳトランジスタ（Ｎ１）のソース端子が前記供給電圧源の端子のうちの１つに接続され、前記インバータに含まれる２つのトランジスタのドレイン端子が共にクォーツ（３）の第１の電極（ＸＯＵＴ）への出力において接続され、前記インバータ・トランジスタのゲート端子が共に前記クォーツの第２の電極（ＸＩＮ）への入力において接続され、第１の位相シフト・コンデンサ（Ｃ１）が前記クォーツの第１の電極に接続され、第２のコンデンサ（Ｃ２）が前記クォーツの第２の電極に接続され、前記発振器回路が前記インバータ・トランジスタのドレイン端子とゲート端子との間に配列された能動的バイアス手段（２）を含み、前記バイアス手段のインピーダンス値が前記クォーツ内に振動を発生させるため前記能動的分岐の相互コンダクタンスを損なうことのないように十分に高いものである、時計クォーツ発振器回路であって、前記能動的バイアス手段が、前記相補ＭＯＳトランジスタ（Ｐ１、Ｎ１）のドレイン端子とゲート端子との間に電圧フォロワとして実装された演算相互コンダクタンス増幅器（２）を含み、前記時計クォーツの寄生コンデンサ（ＣＱ）によって又はＭＯＳトランジスタ（Ｎ７）を用いて構築された擬似抵抗器によって安定化され、前記ＭＯＳトランジスタのゲート端子が前記相補ＭＯＳトランジスタのゲート端子に接続され、前記ＭＯＳトランジスタのドレイン端子が前記相補ＭＯＳトランジスタのドレイン端子に接続され、前記ＭＯＳトランジスタのゲート端子が第２のバイアス電流源（５）によってバイアスされ、該第２のバイアス電流源（５）の電流（Ｉ０）が、前記第１の電流源（ＩＯＵＴ）の電流に加えて第２の相補ＭＯＳトランジスタ（Ｎ１）を通過するように供給される、ことを特徴とする時計クォーツ発振器回路。
請求項2
前記能動的バイアス手段は、正の入力端子が前記インバータの相補ＭＯＳトランジスタのドレイン端子及び前記クォーツ（３）の第１の電極（ＸＯＵＴ）に直接接続され、且つ負の入力端子が、前記増幅器の出力端子及び前記インバータのＭＯＳトランジスタのゲート端子並びに直接前記クォーツの第２の電極（ＸＩＮ）に接続された前記演算相互コンダクタンス増幅器であり、前記時計クォーツの寄生コンデンサ（ＣＱ）は、前記フォロワ実装の増幅器（２）とミラー構成で並列に配置されて前記増幅器を安定化し、前記寄生コンデンサの容量値は、前記増幅器を介した有効ループの利得によって増倍される、ことを特徴とする請求項１に記載の時計クォーツ発振器回路。
請求項3
前記能動的バイアス手段が、前記擬似抵抗器（Ｎ７）に加えて、前記擬似抵抗器ＭＯＳトランジスタ（Ｎ７）と同じ種類のＭＯＳバイアス・トランジスタ（Ｎ８）を含み、前記バイアス・トランジスタのソース端子は、前記インバータの相補ＭＯＳトランジスタのドレイン端子に接続され、前記バイアス電流が通過する前記擬似抵抗器ＭＯＳトランジスタ及び前記バイアス・トランジスタをバイアスするために、前記バイアス・トランジスタのドレイン端子及びゲート端子は、前記擬似抵抗器ＭＯＳトランジスタ（Ｎ７）のゲート端子及び前記第２のバイアス電流源（５）に接続され、前記バイアス電流は、前記バイアス・トランジスタを通じて前記第２の相補ＭＯＳトランジスタ（Ｎ１）に供給される、ことを特徴とする請求項１に記載の時計クォーツ発振器回路。
請求項4
前記時計クォーツ発振器回路が、振動振幅レベルを検出するために検出コンデンサ（Ｃｄ）を介して前記クォーツ（３）の第２の電極（ＸＩＮ）に接続された調整ユニット（１０）を含み、前記能動的分岐の第１の電流源（４）及び前記能動的バイアス手段の第２のバイアス電流源（５）が前記調整ユニット内に構築され、各電流源の電流値は、前記検出された振動振幅レベルに従って調節される、ことを特徴とする請求項１から請求項３のうちのいずれか一項に記載の時計クォーツ発振器回路。
請求項5
前記第１のＰＭＯＳトランジスタ（Ｐ１）のソース端子が、電圧源の正の端子（ＶＤＤ）に接続された前記能動的分岐の第１の電流源（４）に接続され、前記第２のＮＭＯＳトランジスタ（Ｎ１）のソース端子が、前記電圧源の接地端子に接続されており、前記調整ユニットは、前記電圧源の接地端子側に接続され且つＮＭＯＳ電流ミラー（Ｎ２、Ｎ３）と組み合わせられた、前記電圧源の正の端子側に接続される少なくとも１つのＰＭＯＳ電流ミラー（Ｐ２、Ｐ３）と、少なくとも１つのＰＴＡＴ電流源において発生ループ内の電流値を定義するための抵抗器（Ｒｎ）を含み、前記ＮＭＯＳ電流ミラーは、第１の単一ＮＭＯＳトランジスタ（Ｎ３）を含み、該第１の単一ＮＭＯＳトランジスタ（Ｎ３）のゲート端子が、前記検出コンデンサ（Ｃｄ）に接続され、更に第１の擬似抵抗器（Ｎ４）を介して前記第１のトランジスタのドレイン端子に接続され、前記第１のトランジスタのドレイン端子が、第２の擬似抵抗器（Ｎ６）を介して第２のＮＭＯＳトランジスタ（Ｎ２）のゲート端子に接続され、該第２のＮＭＯＳトランジスタ（Ｎ２）の寸法が、前記第１のＮＭＯＳトランジスタよりもｎ倍大きい寸法を有し、前記第２のトランジスタのソース端子が前記抵抗器に接続されており、前記ＰＭＯＳ電流ミラーが、前記第２のＮＭＯＳトランジスタのドレイン端子に接続されたドレイン端子及びゲート端子を有する第１のＰＭＯＳトランジスタ（Ｐ２）と、前記第１のＰＭＯＳトランジスタと同等のサイズの第２のＰＭＯＳトランジスタ（Ｐ３）とを含み、前記第２のＰＭＯＳトランジスタ（Ｐ３）が、前記１のＰＭＯＳトランジスタ（Ｐ２）のゲート端子に接続されたゲート端子と、前記定義電流発生ループを閉じるよう前記第１のＮＭＯＳトランジスタ（３）のドレイン端子に直接接続されたドレイン端子とを有し、前記ＰＭＯＳ電流ミラーは、発振器部分の能動的分岐用の第１の電流源（ＩＯＵＴ）として、前記第１及び第２のＰＭＯＳトランジスタと同等のサイズであるＰＭＯＳトランジスタ（Ｐ４）と、前記能動的バイアス手段用の第２のバイアス電流源（Ｉ０）として、他のＰＭＯＳトランジスタよりもｍ倍（特に１０倍）小さいサイズを有する別のＰＭＯＳトランジスタ（Ｐ６）と、を含む、ことを特徴とする請求項４に記載の時計クォーツ発振器回路。
請求項6
前記ＰＭＯＳ電流ミラーは、各々がＮＭＯＳトランジスタ（Ｎ４、Ｎ６）によってドレイン端子とソース端子との間に形成された前記第１及び第２の擬似抵抗器をバイアスするために、前記ミラーの第１及び第２のＰＭＯＳトランジスタよりも小さいサイズの第３のＰＭＯＳトランジスタ（Ｐ５）を含み、該第３のＰＭＯＳトランジスタ（Ｐ５）のドレイン端子は一方で擬似抵抗器ＮＭＯＳトランジスタのゲート端子に接続され、前記第３のＰＭＯＳトランジスタ（Ｐ５）のドレイン端子は、ＮＭＯＳバイアス・トランジスタ（Ｎ５）のドレイン端子及びゲート端子にも接続され、該ＮＭＯＳバイアス・トランジスタ（Ｎ５）のソース端子が、ミラーリングされた電流の前記第３のＰＭＯＳトランジスタ（Ｐ５）内への通過のために、能動的分岐内で前記第１のＮＭＯＳトランジスタ（Ｎ３）及び前記第２のＰＭＯＳトランジスタ（Ｐ３）のドレイン端子に接続され、前記バイアス・トランジスタ及び前記擬似抵抗器トランジスタは、等しいゲート−ソース電圧で整合される、ことを特徴とする請求項５に記載の時計クォーツ発振器回路。